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过去的数十年中, CMOS 晶体管特征尺寸遵循摩尔定律从微米尺度向纳米尺度不断缩小,器件性能及其集成度得到持续提升。低成本、低功耗、高集成度仍在持续驱动 CMOS 器件的纳米化进程。随着CMOS器件特征尺寸缩小到10 nm以下,一方面在越来越短的沟道上实现掺杂浓度和类型的突变,变得越来越困难;而另一方面在越来越细的沟道中杂质波动对器件电学性能的影响也越来越大。近10年以来,纳米尺度下掺杂原子对晶体管性能影响的研究不断升温,硅单原子晶体管的概念正在变为现实。杂质在接近原子尺度的局域纳米空间将变得分立,电子通过电离的杂质将表现出显著的量子效应。单原子晶体管代表的是固态器件的最终尺度极限,杂质原子的尺度与2 nm左右的波尔半径相当,杂质原子的数量、分布和电离能都会决定器件的性能。单原子晶体管依赖电离杂质作为量子点工作,是单电子晶体管器件家族中的特殊成员。传统单电子晶体管依赖纳米加工形成的人造库仑岛进行工作,库仑岛由栅电极诱导电势限制或沟道起伏纳米空间限制形成。单原子晶体管中的电离杂质能级位于导带底部附近,电荷输运通过分立的杂质能级,最多容许两个电子通过。栅控电流谱的研究可以揭示电离杂质的许多重要的信息和潜在的应用方向。
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2022 IEEE 16th International Conference on Solid-State & Integrated Circuit Technology (ICSICT) (2022)
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