Reliability Study of 3D TSV Package Using Solder Interconnect

TSV(through silicon via)를 이용한 3차원 적층 칩 패키지 기술은 여러 개의 기판 혹은 다른 종류의 칩들이 수직 방향으로 적층(stack)되는 형태의 패키징 기술이다. TSV 기술은 실리콘 웨이퍼를 관통하는 미세 비아(via) 홀을 형성한 후 비아 홀 내부에 전도성 물질, 주로 구리(copper)를 충전시켜 칩 내부에 직접 전기적 연결 통로를 확보하는 기술이다. TSV 기술을 사용할 경우, 기존의 와이어 본딩을 이용한 적층 기술에 비해 고성능, 저전력, 고집적화 및 고기능의 효과가 발생하기 때문에 최근 반도체 업계의 차세대 패키징 기술로서 개발이 한창 진행 중에 있다. 특히 TSV 기술을 스마트 기기에 적용할 경우, 고질적인 문제로 지적되고 있는 배터리의 전력 소모 문제가 어느 정도 해결이 될 수 있기 때문에, 향후 스마트 폰 및 모바일 기기에 사용되는 반도체 칩은 대부분 TSV 기술 방식의 칩 적층 기술이 사용될 것으로 예상된다