高效众核DSP仿真调试结构的设计与实现

在众核芯片中,因为核数过多,JTAG串联链路过长,导致在仿真调试时存在效率低下,用户界面卡顿的问题.文章提出一种高效的基于分组共享策略的众核DSP仿真调试结构.该结构采用一种新型的总-分JTAG调试通路,在芯片顶层以菊花链串联的方式设置多个JTAG控制器,单个JTAG控制器则负责多个单核的仿真调试工作.由单个JTAG控制器负责的多个单核为并行关系,不插入JTAG扫描链路.该结构可高效完成芯片内核的流水线控制,资源访问等仿真调试.在X-DSP中,相比所有单核进入JTAG串联链路的设计,X-DSP的JTAG串行链路长度降低94％,并且通过软硬件联合的优化技术,对存储体的大批量读操作所需时间降低为原来的56％.FPGA板上调试结果显示,在进行流水线调试及资源访问时,用户调试界面无明显卡顿.