一种支持Subcacheline结构的三维Cache模拟器的设计

Cache设计中存在大量的全局互联连线,而三维集成电路技术可以有效地解决深亚微米芯片设计中互联延迟问题。目前已经提出了多种三维Cache结构。在已有的工作基础上,提出了一种新的三维Cache结构——Subcacheline,以及相关功耗延迟模拟工具——3DSCacti。3DSCacti通过遍历分割的子阵列设计空间,根据成本函数进行Cache设计优化。将已有的三维Cache模拟器同3DSCacti优化结果进行对比,实验结果表明,该模拟器可以有效地扩展三维Cache的设计空间。最后,分析了不同工艺条件下模拟器的优化结果。